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觀點
- 隨 AI 晶片算力提升，透過水平排列的 CoWoS 會產生積熱與電力損耗，且 CoWoS 仍有光罩面積的限制，導致晶片無法無限水平擴張，在 AI 伺服器晶片功率持續提升下，熱與電功耗為首要解決的問題。SoIC 的 3D 堆疊能大幅縮短傳輸距離，在維持高性能的同時顯著降低功耗並改善散熱，故 SoIC 已成為 AI 伺服器追求性能與功耗下的必然選擇。
- SoIC 負責打造摩天大樓，讓算力高的晶片直接垂直溝通，減少訊號延遲、提升訊號傳輸量，解決了單顆晶片算力提升後，訊號卻來不及向外傳遞的問題；而 CoWoS 則是水平的平房擴建，優勢在於可將邏輯晶片和 HBM 大規模連接，技術相對成熟，是相對可平衡性能與成本的解決方案，故 SoIC 與 CoWoS 並非互相競爭，而是互相合作的關係。
- SoIC-P 採用微凸塊作為晶片間連接的橋樑，製造成本雖較 CoWoS 技術高，但速度更快、訊號延遲更低；SoIC-X 採無凸塊設計，直接將晶片對接，雖製造成本最高，但優點在於可讓訊號傳遞如同在單顆晶片內移動一樣順暢，可以傳遞更多訊號並降低能耗，徹底解決過往算力被傳輸速度拖累的問題。
- SoIC 製程難度在於晶片表面要非常平整，且製程環境要非常潔淨。由於晶片是直接貼合，晶片表面必須磨到非常平整，只要有凹凸面或有灰塵殘留，兩顆晶片間會產生氣泡，無法精準密合，導致晶片失效。此外，晶片為了堆疊必須磨得很薄，如何讓薄如紙的晶片在加熱過程中不變形、不破裂，是目前提升良率的最大挑戰。
晶片垂直堆疊是新技術嗎？新推出的SoIC又有什麼優勢？
晶片垂直堆疊是半導體產業長年追求的目標，早在 1990 年代，半導體業界就有 SiP (System in Package)、 PoP (Package on Package) 等封裝技術出現。如下圖，這兩種封裝形式將不同功能的晶片（如處理器、記憶體、感測器）在進行水平或垂直堆疊，透過打線封裝（Wire Bonding）或覆晶封裝（Flip Chip）進行連接，此時晶片間仍須仰賴凸塊（Bump）連接，尚未達到「直接堆疊」的程度。以 SiP、PoP 封裝的晶片通常用於手機、手錶等行動裝置上，目的是讓晶片變得更小、更薄，而非追求性能更快、訊號傳輸路徑更短。
SiP、PoP封裝示意圖
資料來源：自行整理
隨著封裝技術進步，台積電推出 SoIC（System on Integrated Chips）技術，打破了封裝與製程界線。這項技術突破點在於晶片捨棄了傳統的微凸塊（μBump），改採無凸塊（Bumpless）的貼合技術，將兩顆晶片以銅對銅方式緊密貼合在一起。
傳統微凸塊受限於物理體積，不僅佔據寶貴的空間，產生的電阻也會造成訊號延遲與額外功耗；SoIC 讓晶片互連密度不再受限於凸塊大小，使接點密度提升，也有效縮短訊號傳輸路徑、提升資料吞吐量，成為後摩爾時代延續半導體效能增長的關鍵。
未來 SoIC 會取代 CoWoS 嗎？
面對未來 AI 晶片的算力需求，SoIC 會取代現有的 CoWoS 嗎？在台積電完整的 3DFabric 生態系中，兩者並非競爭關係，而是並存發展。
SoIC 負責垂直整合邏輯晶片、SRAM，及 CPO 的 EIC、PIC 晶片
在現行 GPU 的架構設計中，SRAM 與運算
