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近期的 AI 風潮帶動了 Nvidia H100 GPU 的需求大增。而其中,H100 即採用台積電的 2.5D CoWoS 封裝技術。本篇報告將分析先進封裝產業及潛在受惠廠商。

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果觀

  1. 摩爾定律趨緩下,先進封裝為下個半導體發展關鍵,預計未來 6 年 CAGR+22.9%
  2. 先進封裝需求在 AI 帶動下快速成長,主要技術掌握在先進製程晶圓廠
  3. 台積電、Intel 兩大廠技術最為領先,高資本支出建構高產業進入門檻
  4. 台積電先進製程+封裝一條龍整合,目前獲大多 IC 設計廠採用。其中 CoWoS 已成 AI 晶片標配
  5. CoWoS 未來幾年將大幅擴產,相關設備商可直接受惠,然近期股價大多已超前反應

 

摩爾定律趨緩下,先進封裝為下個半導體發展關鍵,預計未來 6 年 CAGR+22.9%

一般來說,在相同面積下的 IC 晶片要增加效能有兩種方式:

  1. IC 設計改良。
  2. 半導體製程微縮,在相同面積的晶片下塞入更多電晶體。

然而,摩爾定律走至今日已漸趨極限,由下圖可看出,雖然摩爾定律仍持續,但製程演進的速度明顯趨緩。以台積電來說,從 7nm 到 5nm 花了 2 年,但從 5nm 走到 3nm 共花了 3~4 年。

Source:維基百科

因此,可異質整合的先進封裝(Advanced Package)就成為下個半導體的發展重點。透過 Chiplet(小晶片)模式,以及晶片間的立體堆疊,增加晶片的效能。根據 Yole 研調,先進封裝市場將於未來幾年快速成長,至 2028 年市場規模達 245 億美元,6 年 CAGR+22.9%。並逐漸取代傳統封裝市場。 

先進封裝需求在 AI 帶動下快速成長,主要技術掌握在先進製程晶圓廠

先進封裝亦即將處理器、記憶體等多個晶片用堆疊的方式封在一起,增加處理器與記憶體間讀寫效能表現,對如 5G、AI 等要求低延遲、高傳輸速度的應用甚為關鍵。

有別於傳統封裝是先將晶圓切割為一片片的晶片後才封裝,先進封裝是採晶圓級封裝(Wafer Level Package),在矽晶圓先封完後才切割,且晶片的堆疊需要晶圓廠的製程支援,因此技術主要掌握在晶圓製造廠手中。

而先進封裝又可分為 2.5D 及 3D 封裝。其中 2.5D 主要是將不同晶片以並排的方式排在一片矽中介板(Silicon Interposer)上,經由金屬微凸塊(MicroBump)連結不同晶片的電子訊號;再透過矽穿孔(TSV)連結下方的金屬凸塊(Solder Bump),最後再封裝到載板上,達成晶片與基板間更緊密的互連。其本質還是水平封裝,只是使晶片間的距離更靠近。

3D 封裝則是將不同晶片透過矽穿孔(TSV)直接向上堆疊,實現真正的垂直封裝,讓晶片更緊密,且面積也能更小,目前已經廣泛應用在 NAND Flash 封裝,但在邏輯 IC 的應用因成本、良率以及散熱問題,目前尚未普及。

Source:富果研究部、Western Digital

台積電、Intel 兩大廠技術最為領先,高資本支出建構高產業進入門檻

目前各家晶圓廠、封測廠皆發展自家先進封裝技術,然從技術及資本支出來看,以 Intel、台積電投入最為積極,兩家合計投入的資本支出達整體產業 55%,技術也最為領先。

Source:Yole

其餘大廠則包含日月光、三星、ASE 等。由於產業的高資本進入障礙,加上晶圓廠可以提供客戶從製造到封裝的一條龍服務,判斷產業未來態勢將大者恆大,台積電、Intel 等擁有先進製程技術的晶圓廠將掌握主要市場。

Source:Yole

台積電先進製程+封裝一條龍整合,目前獲大多 IC 設計廠採用。其中 CoWoS 已成 AI 晶片標配

以台積電來說,其先進封裝技術可分為 2D 的 InFO(扇出型封裝)、2.5D 的 CoWoS(Chip on Wafer on Substrate),以及 3D 的 SoIC。其中 InFO 技術最成熟也最便宜,約佔其先進封裝產能 70~80%(每年 8~10 萬片),並已大量使用在 Apple 的 A 系列及 M 系列晶片。

Source:富果研究部

CoWoS 雖成本高,但近期因 AI 帶動的 GPU 需求大增而被快速採用。包括 NVIDIA、AMD、Google 皆有採用。以 NVIDIA H100 為例,即是採 CoWoS 將兩顆 GPU 與 6 組 HBM 封裝在一起。

AMD 近期發布的 MI300 同時使用 SoIC 及 CoWoS。MI300 為 Chiplet 模式,結構共有三層,原理為先用 SoIC 將第一層 8 個 GPU 及第二層的 4 個 AID(Active Interposer Die,採用台積電 6nm 製程) 疊起來,再用 CoWoS 將 AID 及 8 個 HBM 封裝起來成完整晶片。

不過 SoIC 目前良率仍低,成本高,短時間尚難以普及。根據 AMD 近日法說會,MI300 將遞延至 2023Q4 量產,判斷就是因 SoIC 良率問題。

目前 NVIDIA、AMD 兩大主流 GPU 供應商皆在其最新晶片用上 CoWoS 封裝,並搭配台積電 4nm 製程。判斷 CoWoS 已成為 AI 處理器未來封裝之標配。

台積電因目前在 5nm 以下的先進製程以及 CoWoS 技術最為領先,相較 Intel 可以提供客戶更穩定的服務,判斷會是此趨勢最直接受惠者。

不過,台積電 CoWoS 營收占比不到 5%,毛利率也低於公司平均,公司主要成長動能仍在於 3nm 的導入狀況及 5nm 的回溫。關於台積電營運狀況可參考 <【台積電法說會】AI 浪潮正熱,台積電為何卻再度下修年度營收目> 報告。

 

CoWoS 未來幾年將大幅擴產,相關設備商可直接受惠

NVIDIA 今年 A100/H100 總出貨量約為 120~150 萬顆,並預計 2024 年增加至 300~330 萬顆,搭配 AMD MI300 的量產,帶動 CoWoS 需求在 2023 年下半年快速增加,目前台積電的產能約僅有 8,000~9,000 片/月,產能嚴重供不應求。

台積電近期宣布在苗栗銅鑼投資 900 億元新台幣建立先進封裝廠,預計 2023Q4 擴充至 1.1 萬片/月,2024 年底擴充至 3 萬片/月,在大幅擴產下相關供應商將直接受惠。

CoWoS 製程主要可分為前段的晶圓級製程及後段的載版級製程。前段製程包括:

  1. 將 HBM 及 GPU 用微凸塊(Microbump)堆疊到矽中介板(Si Interposer)並用注入填膠保護。
  2. 將晶圓覆蓋到暫時性載板後,以 CMP(化學機械研磨) 薄化矽中介板後清洗晶圓。最後再製作 RDL(線路重分佈:改變 I/O 線路接點位置) 並加上金屬凸塊(Bump),以上製程皆是在整片矽晶圓上進行,傳統封測廠難以介入。

Source:富果研究部

後段製程部分,則包括:

3.將晶圓移動到暫時性膠帶後並切割成一片片的晶片。

4.最後再移動到 ABF 載板後封裝,完成整個晶片的封裝。這部分傳統封裝廠較有可能參與。

Source:富果研究部

目前台廠 CoWoS 相關的設備供應商,包括前段的濕製程設備(晶圓清洗機)的

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CFA / 富果資深投資分析師 / 凱德資本投資經理
台、政、清、交等各校課程講師
台大財金系畢業 / FB:Min 的投資說書小棧/ IG:投資人 Min
持有高級證券商業務員、投信投顧業務員證照
堅信價值投資,並從產業及財報分析出投資機會
一個愛投資同時熱愛歷史的自我實現者